Microchip pénètre le marché des infrastructures de mémoire avec des contrôleurs de mémoire série

19 août 2019 //Par A.Dieul
Microchip pénètre le marché des infrastructures de mémoire avec des contrôleurs de mémoire série
Face aux exigences informatiques de plus en plus strictes des workloads effectués par l’intelligence artificielle (IA) et par l’apprentissage automatique (ou machine learning), la mémoire DDRAM parallèle classique est devenu un frein majeur pour les CPU de nouvelle génération, qui requièrent de plus en plus de canaux de mémoire pour offrir davantage de bande passante mémoire. Microchip Technology Inc.annonce ce jour un portefeuille de produits centre de données étendu, ainsi que son entrée sur le marché de l’infrastructure de mémoire en proposant le premier contrôleur de mémoire série disponible sur le marché.

Le contrôleur SMC 1000 8x25G permet aux processeurs (CPU) et autres SoC dédiés au calcul d’utiliser quatre fois plus de canaux de mémoire qu’une DRAM DDR4 parallèle, le tout avec la même empreinte de boîtier. Les contrôleurs de mémoire série de Microchip offrent une bande passante mémoire plus large et la liberté du type de stockage à ces plateformes de calcul intensif, ainsi qu’une très faible latence.

Face à la multiplication des cœurs de processeur au sein des CPU, la bande passante mémoire moyenne disponible pour chaque noyau de calcul a diminué, car les composants SoC et CPU ne peuvent augmenter le nombre d’interfaces DDR parallèles sur une seule puce pour s’adapter aux besoins d’un nombre de cœurs croissant. Le SMC 1000 8x25G est relié au CPU via des lignes 25 Gbit/s compatibles avec une interface OMI (Open Memory Interface) 8 bits, et à la mémoire via une interface DDR4 3200 72 bits.  Le nombre requis de broches du CPU ou du SoC hôte par canal de mémoire DDR4 est ainsi significativement réduit, ce qui permet d’avoir davantage de canaux de mémoire et augmente la bande passante mémoire disponible. 

Un CPU ou SoC compatible OMI peut utiliser un large éventail de types de stockage dotés de différents paramètres en termes de coûts, puissance et performances, sans avoir besoin d’intégrer un contrôleur de mémoire spécifique pour chaque type. À l’inverse, les interfaces de mémoire CPU et SoC sont aujourd’hui typiquement verrouillées selon des protocoles d'interface DDR spécifiques, comme le DDRA, à des débits d’interface prédéfinis. Le SMC 1000 8x25G est le premier produit d’infrastructure de mémoire du portefeuille de Microchip à permettre l’interface OMI avec la liberté du type de stockage.

Les workloads des applications des centres de données requièrent des produits de mémoire DDIMM basés sur une interface OMI pour offrir la même bande passante élevée et la même faiblesse de latence que les produits de mémoire basés sur des DDR montées en


Vous êtes certain ?

Si vous désactivez les cookies, vous ne pouvez plus naviguer sur le site.

Vous allez être rediriger vers Google.