Premiers chips de test 3nm par IMEC et Cadence

08 mars 2018 // Par A Delapalisse
Premiers chips de test 3nm par IMEC et Cadence
Nanoelectronics research institure IMEC and EDA software supplier have worked together to produce a tape-out for a 64bit processor core as a test chip to be built in a nominal 3nm node. L'institut de recherche en nanoélectronique IMEC et le fournisseur de logiciels EDA ont travaillé ensemble pour produire le fichier de fabrication pour un cœur de processeur 64 bits comme circuite test en technologie 3 nm.

La technologie 3 nm aura des lignes de géométries minimales et des écartements d'environ 10 nm et  le pas total pour le routage de la conception est de 21 nm donnant un demi-pas de 10,5 nm. La puce est destinée à être fabriquée en utilisant à la fois la technologie de lithographie par ultraviolet extrême et par immersion 193, et les règles de conception des différents niveaux dans la puce reflètent cela, ont déclaré les deux parties.

IMEC a utilisé un processeur 64 bits industriel courant pour la conception avec une bibliothèque de cellules standard 3nm personnalisée.
Les outils de cadence utilisés comprenaient le système de mise en œuvre Innovus qui utilise le calcul massivement parallèle pour que le système de mise en œuvre physique atteigne les objectifs de puissance, de performance et de zone (PPA). L'outil de synthèse Genus fournit une synthèse RTL qui répond aux besoins des nœuds de processus FinFET.

Pour le projet, les règles de lithographie EUV et 193i ont été testées pour fournir la résolution requise, tout en fournissant une comparaison de PPA selon deux hypothèses de création de structures différentes.


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